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3D NAND市场起飞

2019-10-08 20:46:02来源:励志吧0次阅读

三星开始量产,英特尔、美光己出样品,而其他制造商正在努力研发,经过几年的延迟及不确定性之后,3DNAND市场终于开始要起飞了。

2017年3DNAND

将成为闪存主流技术

2013年和2014年全球仅有三星研发3DNAND闪存,2014年全球大部分供应商均加入研发行列,3DNAND量产推迟有技术因素,也有其他原因。2015年三星继续量产3DNAND;美光与英特尔也加入研发行列,预计2015年下半年量产;sk海力士也计划今年进入试产阶段;Sandisk/Toshiba可能要到2016年量产;Spansion与中国武汉的新芯也宣布合作进军3DNAND,计划2017年量产。

直到2017年之前,全球3DNAND还不可能成为主流技术,可能还要等1~2年之后。但是相信未来3DNAND一定是2DNAND的“接班人”。尽管3DNAND尚有诸多的挑战,但是3DNAND如同一座摩天大厦,可以平面堆叠芯片,然后用垂直通孔柱连结在一起。

3DNAND闪存在2016年开始量产,由于这是一门新的技术,因此需要在应用中得到验证,估计2017年将成为闪存的主流技术。

作为OEM来说,希望尽快地上手3DNAND芯片,但是必须解决它们自身的问题,未来挑战是什么?需要用多长时间才能做到技术转移?

3DNAND从制造的角度会面临一系列挑战,而且很难排序。如交替的堆叠淀积,金属淀积,高长宽比腐蚀,尤其测量是目前最困难的一项。美光工艺研发副总裁NagaChandrasekaran认为,在3DNAND制造中,通常计量手段在投资中是最易被忽视的,那些垂直空间内的凹处几乎无法测量。

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3DNAND最大市场

是固态存储器

由于成本等因素的制约,目前2DNAND仍然是主流技术。在2DNAND晶体管中有两个栅极,控制栅在器件的顶端,而浮栅在中间,它的四周被介质环绕。

193nm浸液式光刻及自对准的两次/四次图形曝光技术,目前己进人1xnm级的平面NAND制造工艺。ObjectiveAnalysis分析师JimHandy说,目前NAND闪存制造商都拚命地将浮栅的尺寸缩小,但尺寸过度的缩小会影响到电容耦合的控制栅极。

目前2DNAND在尺寸10nm时己经达到天花板,由此推动3DNAND的进步。而3DNAND与平面NAND不同,它是采用垂直方向堆叠多层的芯片来增加密度。

现在3DNAND最大的市场是固态存储器(SSD),尤其在利基型企业中的应用。

三星提出V-NAND作为它的3DNAND技术,到目前为止三星已有两种V-NAND器件,分别基于30nm及40nm设计规则的24层与32层堆叠芯片。

即便是32层的3DNAND,从它的价格趋势看,目前的成本也不敌2DNAND。到2015年三星将推出40层及48层的器件,这样才有希望使3DNAND在每位价格中与2DNAND接近。

应用材料公司先进腐蚀工艺部副总裁BradleyHoward认为,依每位成本计,目前正在向真正的平衡点接近。与目前24层及32层堆叠芯片比较,平衡点可能发生在40层与48层器件附近。

Howard声称,全球3DNAND正在量产爬坡过程中,今年将出现一波扩充产能,多家制造商正在考察设备,或者进行采购。因此预计今年年底或者2016年,3DNAND会大量进入市场。

LamResearch总裁MartinAnstice近期表示,截止到2014年年底,全球3DNAND的安装产能总计为月产60000片到65000片。

按PacificCrestSecurities提供的数据,三星约有40000片的月产安装产能。另据Lam的Anstice说,到2015年预计全球3DNAND安装产能有望总计达月产13万片(正负10000片)wspm。

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淀积与腐蚀

是最大挑战

如今3DNAND仍面临许多挑战,从技术上要使成本更具竞争优势,至少可能要48层。实际上与平面型NAND不同,目前的3DNAND仍采用成熟设计的规则,所以更大的挑战不是光刻,而是淀积与腐蚀。

应用材料Howard说,3DNAND的制造工艺十分相似于做千层饼,制造商要在衬底上用CVD方法来交替地淀积许多薄层。显然,对于这么多薄层来说,均匀性非常重要,可重复性及低缺陷密度等成为关键。

还有其他的问题,比如交替的堆叠薄层要求很精细与准确,同时要求每一层薄膜之间的表面的完整性。Lam副总裁DaveHemker认为,薄膜的层数由32层、40层发展到64层,不可能无限增多。当绝缘层薄膜放置时要考虑薄膜的拉伸或压缩张力,显然薄膜的层数增多,显露出来的问题就越大。

接下来的工艺步骤是在表面放硬掩膜,然后在表面上形成带图形的孔,再进行高长宽比的腐蚀。

Howard说,与通常的高长宽比腐蚀不同,在典型的平面NAND制造工艺中为12∶1或者15∶1,而在3DNAND中典型为40∶1或者60∶1。

Lam的Hemker补充说,三星24层器件上有250万微小沟道,而且每一个必须平行及均匀,它们之间必须垂直及控制CD尺寸。

在沟道形成之后,需要形成互联接触,通常用填充金属淀积来形成。Hemker说,金属淀积是个挑战。通常在氮化硅层的表面用湿法腐蚀之后,再进行填充金属,或填充物用钨。这样的淀积十分微妙,因为它不是一个呈线性的淀积过程,在表面上有许多凹处及沟。由于在电镀过程中有前驱物效应,所以很难避免在孔的金属淀积中不产生孔隙。

许多工艺步骤都需要进行测量,显然扫描电镜是有用的工具,它可以测量CD,此外还要用光谱仪。测量面临的挑战之一是在多层的3DNAND堆叠芯片中找出缺陷,并找出它的位置。

Howard说,平面器件可以从上到下观察,但在3D结构中,面对的是32层或者48层,因此要找出多层堆叠芯片中的问题是十分困难的。

美光Chandrasekaran说,最大问题是缺少计量工具。3DNAND进步很快,但是从技术上来看,对它的特征指标要求尚不到位。

3DNAND的制造商只能利用现有的手段进行测量。目前测量手段也在进步,尽管还达不到要求。例如当电子束打在表面时,可能产生电子束,以及二次电子束,如何进行分辨是个问题。不过,随着时间的推移,技术会日趋成熟,面临的问题也会逐步解决。

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